DDR3

出自KMU Wiki

(修訂版本間差異)
跳轉到: 導航, 搜索

Wutrukimo (對話 | 貢獻)
(新頁面: DDR3已經應用在下一代的顯示記憶體,DDR3可以看作是DDR2的改進版,二者有很多相同之處,例如採用1.8V標準電壓、主要採用144Pin球形針腳的FBGA...)
下一個→

在2008年3月24日 (一) 19:31所做的修訂版本

DDR3已經應用在下一代的顯示記憶體,DDR3可以看作是DDR2的改進版,二者有很多相同之處,例如採用1.8V標準電壓、主要採用144Pin球形針腳的FBGA封裝模式。不過DDR3核心有所改進︰DDR3採用0.11微米生產工藝,耗電量較DDR2明顯降低。此外,DDR3採用了“Pseudo Open Drain”界面技術,只要電壓合適,顯示晶片可直接支持DDR3。當然,顯示記憶體DDR3已經應用在下一代的顯示記憶體,DDR3可以看作是DDR2的改進版,二者有很多相同之處,例如採用1.8V標準電壓、主要採用144Pin球形針腳的FBGA封裝模式。不過DDR3核心有所改進︰DDR3採用0.11微米生產工藝,耗電量較DDR2明顯降低。此外,DDR3採用了“Pseudo Open Drain”界面技術,只要電壓合適,顯示晶片可直接支持DDR3。當然,顯示記憶體顆粒較長的延遲時間(CAS latency)一直是高頻率顯示記憶體的一大通病,DDR3也不例外,DDR3的CAS latency為5/6/7/8,相比之下DDR2為3/4/5。客觀地說,DDR3相對於DDR2在技術上並無突飛猛進的進步,但DDR3的性能優勢仍比較明顯︰


  (1)功耗和發熱量較小︰吸取了DDR2的教訓,在控制成本的基礎上減小了能量損耗和發熱量,使得DDR3更易於被用戶和廠家接受。

  (2)工作頻率更高︰由於能量損耗降低,DDR3可實現更高的工作頻率,在一定程度彌補了延遲時間較長的缺點,同時還可作為顯卡的賣點之一,這在搭配DDR3顯示記憶體的顯卡上已有所表現。

  (3)降低顯卡整體成本︰DDR2顯示記憶體顆粒規格多為4M X 32bit,搭配中高階顯卡常用的128MB顯示記憶體便需8顆。而DDR3顯示記憶體規格多為8M X 32bit,單顆顆粒容量較大,4顆即可構成128MB。如此一來,顯卡PCB面積可減小,成本得以有效控制,此外,顆粒數減少后,顯示記憶體功耗也能進一步降低。

  (4)通用性好︰相對於DDR變更到DDR2,DDR3對DDR2的兼容性更好。由於針腳、封裝等關鍵特性不變,搭配DDR2的顯示核心和公版設計的顯卡稍加修改便能採用DDR3顯示記憶體,這對廠商降低成本大有好處。

  目前,DDR3顯示記憶體在新出的大多數中高階顯卡上得到了廣泛的應用。



再來看詳細比較表:


DDR3與DDR2的不同之處


1、邏輯Bank數量


DDR2 SDRAM中有4Bank和8Bank的設計,目的就是為了應對未來大容量晶片的需求。而DDR3很可能將從2Gb容量起步,因此起始的邏輯Bank就是8個,另外還為未來的16個邏輯Bank做好了準備。


2、封裝(Packages)


DDR3由於新增了一些功能,所以在引腳方面會有所增加,8bit晶片採用78球FBGA封裝,16bit晶片採用96球FBGA封裝,而DDR2則有60/68/84球FBGA封裝三種規格。並且DDR3必須是綠色封裝,不能含有任何有害物質。


3、突發長度(BL,Burst Length)


由於DDR3的預取為8bit,所以突發傳輸週期(BL,Burst Length)也固定為8,而對於DDR2和早期的DDR架構的系統,BL=4也是常用的,DDR3為此增加了一個4-bit Burst Chop(突發突變)模式,即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數據突發傳輸,屆時可透過A12位址線來控制這一突發模式。而且需要指出的是,任何突發中斷操作都將在DDR3記憶體中予以禁止,且不予支持,取而代之的是更靈活的突發傳輸控制(如4bit順序突發)。


4、尋址時序(Timing)


就像DDR2從DDR轉變而來後延遲週期數增加一樣,DDR3的CL週期也將比DDR2有所提升。DDR2的CL範圍一般在2至5之間,而DDR3則在5至11之間,且附加延遲(AL)的設計也有所變化。DDR2時AL的範圍是0至4,而DDR3時AL有三種選項,分別是0、CL-1和CL-2。另外,DDR3還新增加了一個時序參數──寫入延遲(CWD),這一參數將根據具體的工作頻率而定。


5、新增功能──重置(Reset)


重置是DDR3新增的一項重要功能,並為此專門準備了一個引腳。DRAM業界已經很早以前就要求增這一功能,如今終於在DDR3身上實現。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時,DDR3記憶體將停止所有的操作,並切換至最少量活動的狀態,以節約電力。在Reset期間,DDR3記憶體將關閉內在的大部分功能,所以有數據接收與發送器都將關閉。所有內部的程式裝置將複位,DLL(延遲鎖相環路)與時鐘電路將停止工作,而且不理睬數據匯流排上的任何動靜。這樣一來,將使DDR3達到最節省電力的目的。


6、新增功能──ZQ校準


ZQ也是一個新增的腳,在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳透過一個命令集,透過片上校準引擎(ODCE,On-Die Calibration Engine)來自動校驗數據輸出驅動器導通電阻與ODT的終結電阻值。當系統發出這一指令之後,將用相應的時鐘週期(在加電與初始化之後用512個時鐘週期,在退出自刷新操作後用256時鐘週期、在其他情況下用64個時鐘週期)對導通電阻和ODT電阻進行重新校準。

顆粒較長的延遲時間(CAS latency)一直是高頻率顯示記憶體的一大通病,DDR3也不例外,DDR3的CAS latency為5/6/7/8,相比之下DDR2為3/4/5。客觀地說,DDR3相對於DDR2在技術上並無突飛猛進的進步,但DDR3的性能優勢仍比較明顯︰


  (1)功耗和發熱量較小︰吸取了DDR2的教訓,在控制成本的基礎上減小了能量損耗和發熱量,使得DDR3更易於被用戶和廠家接受。

  (2)工作頻率更高︰由於能量損耗降低,DDR3可實現更高的工作頻率,在一定程度彌補了延遲時間較長的缺點,同時還可作為顯卡的賣點之一,這在搭配DDR3顯示記憶體的顯卡上已有所表現。

  (3)降低顯卡整體成本︰DDR2顯示記憶體顆粒規格多為4M X 32bit,搭配中高階顯卡常用的128MB顯示記憶體便需8顆。而DDR3顯示記憶體規格多為8M X 32bit,單顆顆粒容量較大,4顆即可構成128MB。如此一來,顯卡PCB面積可減小,成本得以有效控制,此外,顆粒數減少后,顯示記憶體功耗也能進一步降低。

  (4)通用性好︰相對於DDR變更到DDR2,DDR3對DDR2的兼容性更好。由於針腳、封裝等關鍵特性不變,搭配DDR2的顯示核心和公版設計的顯卡稍加修改便能採用DDR3顯示記憶體,這對廠商降低成本大有好處。

  目前,DDR3顯示記憶體在新出的大多數中高階顯卡上得到了廣泛的應用。



再來看詳細比較表:


DDR3與DDR2的不同之處


1、邏輯Bank數量


DDR2 SDRAM中有4Bank和8Bank的設計,目的就是為了應對未來大容量晶片的需求。而DDR3很可能將從2Gb容量起步,因此起始的邏輯Bank就是8個,另外還為未來的16個邏輯Bank做好了準備。


2、封裝(Packages)


DDR3由於新增了一些功能,所以在引腳方面會有所增加,8bit晶片採用78球FBGA封裝,16bit晶片採用96球FBGA封裝,而DDR2則有60/68/84球FBGA封裝三種規格。並且DDR3必須是綠色封裝,不能含有任何有害物質。


3、突發長度(BL,Burst Length)


由於DDR3的預取為8bit,所以突發傳輸週期(BL,Burst Length)也固定為8,而對於DDR2和早期的DDR架構的系統,BL=4也是常用的,DDR3為此增加了一個4-bit Burst Chop(突發突變)模式,即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數據突發傳輸,屆時可透過A12位址線來控制這一突發模式。而且需要指出的是,任何突發中斷操作都將在DDR3記憶體中予以禁止,且不予支持,取而代之的是更靈活的突發傳輸控制(如4bit順序突發)。


4、尋址時序(Timing)


就像DDR2從DDR轉變而來後延遲週期數增加一樣,DDR3的CL週期也將比DDR2有所提升。DDR2的CL範圍一般在2至5之間,而DDR3則在5至11之間,且附加延遲(AL)的設計也有所變化。DDR2時AL的範圍是0至4,而DDR3時AL有三種選項,分別是0、CL-1和CL-2。另外,DDR3還新增加了一個時序參數──寫入延遲(CWD),這一參數將根據具體的工作頻率而定。


5、新增功能──重置(Reset)


重置是DDR3新增的一項重要功能,並為此專門準備了一個引腳。DRAM業界已經很早以前就要求增這一功能,如今終於在DDR3身上實現。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時,DDR3記憶體將停止所有的操作,並切換至最少量活動的狀態,以節約電力。在Reset期間,DDR3記憶體將關閉內在的大部分功能,所以有數據接收與發送器都將關閉。所有內部的程式裝置將複位,DLL(延遲鎖相環路)與時鐘電路將停止工作,而且不理睬數據匯流排上的任何動靜。這樣一來,將使DDR3達到最節省電力的目的。


6、新增功能──ZQ校準


ZQ也是一個新增的腳,在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳透過一個命令集,透過片上校準引擎(ODCE,On-Die Calibration Engine)來自動校驗數據輸出驅動器導通電阻與ODT的終結電阻值。當系統發出這一指令之後,將用相應的時鐘週期(在加電與初始化之後用512個時鐘週期,在退出自刷新操作後用256時鐘週期、在其他情況下用64個時鐘週期)對導通電阻和ODT電阻進行重新校準。

參考資料:奇摩知識家